 | | 评测目的：Intel对DDR2内存的鼎力支持与AMD下半年向DDR II阵营的全面倒戈，都使得DDR II内存成为全球PC内存市场的绝对主力大军！太平洋评测室本次大规模云集了几乎市面上所有品牌的DDRII 667产品，旨在为消费者购买DDRII 667内存产品提供非常有价值的参考依据。 | | 文章内容导航： | |
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Post CAS技术：在一个前置CAS作业中，一个CAS讯号(读/写命令)可以在RAS讯号输入之后成为下一个时脉的输入。该CAS指令可以在DRAM一侧保持，并在附加的延迟(0、1、2、3和4)之后执行。简化了控制器设计，避免指令通道上的冲突。从而带来性能的提高。 
在上图正常的操作中，此时的各项内存参数为：tRRD=2，tRCD=4，CL=4，AL=0，BL=4(BL就是突发数据长度，Burst Length)。我们看到tRRD(RAS到RAS的延迟)为两个时钟周期，tRCD(RAS到CAS的延迟)是四个时钟周期，因此在第四个时钟周期上面ACT(段激活)和CAS信号产生了碰撞，ACT向后移动一个时钟周期，因此大家可以看到后面的数据传输中间出现了一个时钟周期的BUBBLE。 
在Post CAS操作中，CAS信号(读写/命令)能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟(Additive Latency)后面保持有效。原来的tRCD(RAS到CAS和延迟)被AL(Additive Latency)所取代，AL可以在0，1，2，3，4中进行设置。从上图的时序可以看出，Post CAS和Additive Latency的好处。由于CAS信号放在了RAS信号后面一个时钟周期，因此ACT和CAS信号永远也不会产生碰撞冲突。 使用Post CAS加Additive Latency会带来三个好处：可以很容易的取消掉命令总线上的Collision(碰撞)现象；提高了命令和数据总线的效率；没有了Bubble，可以提高实际的内存带宽。 展望未来，DDR2的下一代接班人 出于兼容性的考虑，DDR2标准在制定之初似乎显得有些缩手缩脚，这也直接导致其各方面表现比起DDR没有长足进步。新一代的DDR3采用了ODT（核心整合终结器）技术以及用于优化性能的EMRS技术，同时也允许输入时钟异步。在针脚定义方面，DDR3表现出很强的独立性，甚至敢于彻底抛弃TSOPII与mBGA封装形式，采用更为先进的FBGA封装。DDR III内存用了0.08微米制造工艺制造，将工作在1.5V的电压下。 
1066MHz的DDR III内存设计
DDR3内存成品
从长远趋势来看，拥有单芯片位宽以及频率和功耗优势的DDR3是令人鼓舞的，不过普及之路还相当遥远。乐观估计DDR3内存将在2007年上市，在那时候的芯片组以及业界发展具体形势不好预测，DDRIII的规格也可能在不断地演变，但是一个不变的真理，那就是DDR2一样也会被更新一代的内存所取代，至于这个取代过程有多久，谁也无法准确地预测出来。
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