内存储器基本结构里的存储单元怎么工作？

存储单元是内存储器中最小的可寻址数据载体，每个单元通过半导体器件的物理状态精确表征一个二进制位。它并非孤立存在，而是嵌入在由地址译码器、读写控制逻辑、数据总线与存储介质共同构成的精密系统之中：处理器发出地址信号后，译码器即时定位唯一单元；读操作时，该单元电荷或触发态经MDR暂存并沿数据总线传至CPU；写操作则反向驱动，将新数据稳定写入对应物理位置。SRAM依靠六晶体管锁存结构实现高速稳定存取，DRAM则依托单晶体管加电容组合，在刷新机制保障下支撑大容量主存，二者均严格遵循冯·诺依曼架构对“按址访问、字长对齐、同步时序”的底层要求，成为现代计算系统指令执行与数据处理不可替代的基石。

一、存储单元的物理实现方式决定其工作特性

SRAM存储单元由六个MOS晶体管构成双稳态锁存器，两个交叉耦合的反相器形成正反馈回路，能长期维持0或1状态而无需刷新；其读写速度可达纳秒级，但单元面积大、集成度低，因此主要用于CPU三级缓存等对延迟极度敏感的场景。DRAM则采用“1T1C”结构——一个晶体管作为开关，一个电容作为数据载体，依靠电容充放电表示比特值；由于电容存在自然漏电，必须在64毫秒内完成全部行刷新，典型刷新周期为每15.625微秒刷新一行，该机制虽带来额外控制开销，却使单位面积存储密度提升近三倍，成为主流内存模组的核心基础。

二、地址译码与数据通路协同完成精确访问

当CPU发出32位或64位地址信号后，地址总线将高位送入行地址译码器（Row Decoder），低位送入列地址译码器（Column Decoder）；二者联合选中唯一存储矩阵中的行列交点，即目标存储单元。此时读写控制逻辑依据WE（Write Enable）信号判断操作类型：若为读操作，单元内电荷经位线（Bit Line）放大后进入MDR寄存器，再经数据总线传至CPU；若为写操作，则MDR输出的数据通过位线施加电压，强制电容充电或放电以更新状态。整个过程严格遵循时钟节拍，在DDR5标准下，单次读写可在0.2纳秒内完成地址建立与数据采样。

三、现代系统通过多级优化策略提升单元效率

为缓解存储墙问题，处理器引入预取机制（如DDR5支持16n预取），每次读取自动加载相邻数据块；同时结合局部性原理，在缓存行中按64字节对齐组织多个存储单元，减少地址译码频次。虚拟内存管理单元（MMU）将程序逻辑地址映射为物理地址，使同一存储单元可被不同进程安全复用；而写回（Write-Back）策略允许修改暂存于缓存中的单元数据，仅在替换时才写入主存，大幅降低DRAM访问压力。这些机制并非替代存储单元本身，而是围绕其物理约束构建的系统级增强体系。

综上，存储单元的工作本质是半导体物理状态与数字电路时序控制的精密耦合，其性能边界由器件工艺与架构设计共同定义。