内存储器由什么单元组成？

内存储器由大量可独立寻址、具备双稳态特性的半导体存储单元构成。这些单元以晶体管与电容（DRAM）或触发器电路（SRAM）为物理基础，每个单元能稳定表示二进制“0”或“1”，并通过地址线、数据线与控制线与CPU协同工作；按功能层级划分，涵盖寄存器、高速缓存（Cache）和主存储器三大组成部分，其中寄存器集成于CPU内部，Cache多采用SRAM实现高吞吐，主存则普遍基于DRAM芯片构建，三者共同形成低延迟、高带宽的数据暂存体系，支撑现代计算任务的实时响应与高效执行。

一、寄存器：CPU内部最高速的存储单元

寄存器是内存储器中访问延迟最低的一级，直接集成于CPU核心内部，由触发器电路构成，每个触发器可稳定保持一位二进制状态。现代主流处理器中，通用寄存器（如x86架构的RAX、RBX等）数量通常为16个以上，位宽达64位，用于暂存指令执行过程中的操作数、地址与中间结果；此外还包括程序计数器（PC）、指令寄存器（IR）、状态寄存器（FLAGS）等专用寄存器，均由硬件逻辑严格控制读写时序。其存取周期仅需1个CPU时钟周期，远快于任何片外存储器，是实现指令流水线与并行计算的关键基础。

二、高速缓冲存储器（Cache）：分层优化的数据中转站

Cache按距离CPU远近分为L1、L2、L3三级，L1通常分为指令缓存与数据缓存，集成于每个CPU核心内，容量多为32–64KB，采用SRAM工艺，访问延迟约3–4个周期；L2容量在256KB–1MB之间，部分集成于核心，部分置于芯片环形总线上；L3则为多核共享，容量可达8–64MB，虽仍以SRAM为主，但通过目录协议与一致性控制器保障多核间数据同步。所有Cache均遵循“局部性原理”自动预取与替换，无需软件干预，由内存管理单元（MMU）与缓存控制器协同完成地址映射与行置换。

三、主存储器：基于DRAM芯片的大容量暂存主体

主存由多个DRAM模组（如DDR5 UDIMM或RDIMM）插接于主板内存插槽构成，单颗DRAM芯片内部划分为行列地址矩阵，每个存储单元由一个晶体管加一个电容组成，依靠电容充放电状态表示0/1，需定期刷新以维持数据。当前主流DDR5内存单条容量为16GB–64GB，工作频率达4800–8400MT/s，通过双通道或四通道技术并行传输数据，理论带宽最高逾120GB/s。其物理结构包含内存芯片、PCB电路板、SPD EEPROM（存储时序参数）及金手指接口，全部符合JEDEC标准规范。

综上，内存储器并非单一结构，而是由寄存器、Cache与主存三级协同构成的精密体系，各层级在速度、容量、成本间取得工程平衡，共同保障指令流与数据流的低延迟通路。